华为首提半导体演进新原则 目标2031年实现1.4纳米等效性能

　　今日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，华为公司董事、半导体业务部总裁何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律。

　　韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则。其目标是以系统性降低时间常数τ为核心，通过逻辑折叠（Logic Folding）等技术，持续压缩芯片内部的信号传播时延，从而不断提升晶体管密度，实现半导体与电子系统的持续演进。

　　近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓，晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。而华为认为，韬(τ)定律是解决该难题的有效路径。

　　据介绍，韬(τ)定律所涉及的“逻辑折叠(LogicFolding)”等技术，构建了贯穿器件、电路、芯片到系统层面的多层级体系。

　　其中，在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。

　　在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升。

　　在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。

　　在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

　　用一句话来总结这套体系，可以理解为：在晶体管密度受限的情况下，基于“韬（τ）定律”，从底层器件到顶层系统，优化、缩短信号传输和处理的时间，来优化芯片的性能，提升能效。

　　在此次主旨演讲中，何庭波讲解了华为如何把韬(τ)定律应用到智能手机和AI计算领域的实践。基于韬(τ)定律，华为已设计并量产了381款芯片。

　　其中，将于2026年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

　　华为提出“韬定律”，正值半导体行业长期奉行的“摩尔定律”逐步失效的关键转折期。

　　1965年，英特尔联合创始人戈登·摩尔基于1958年至1965年的集成电路发展数据发现，芯片上的晶体管等元器件数量每年翻倍。他据此预判这一高速增长趋势将持续十年，这一观察后来被业界称为“摩尔定律”。随着半导体产业快速迭代，1975年摩尔将翻倍周期修正为两年。此后，结合芯片性能与运行频率的综合提升节奏，行业逐步衍生出18个月的通用迭代周期，成为此后数十年半导体产业发展的核心参照标准。

　　然而，随着晶体管微缩技术逼近物理极限，摩尔定律的驱动力明显减弱。行业开始转向全新的芯片架构、3D封装、Chiplet（芯粒）等技术，以继续提升晶体管密度与芯片性能。在此过程中，多家行业领军者也提出了各自的新定律。其中，英伟达CEO黄仁勋提出的“黄氏定律”（Huang's Law）广为流传：AI芯片的算力性能每十年提升1000倍，其增速远超传统摩尔定律。

　　在摩尔定律退潮、新老定律竞逐的产业变局中，韬定律能否真正成为后摩尔时代的主流范式，仍有待市场和产业链的长期检验。但华为以规模化落地成果主动参与规则定义，无疑为全球半导体行业提供了一条值得关注的中国路径。

（文章来源：财联社）

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